תת-המערכת של Cadence עבור PCIe 6.0 השיגה תאימות PCI Express מלאה כבר במעבר הראשון

תת-המערכת של Cadence עבור PCIe 6.0 השיגה תאימות PCI Express מלאה כבר במעבר הראשון

דה פליי (TheFly)2 בספטמבר 2026

. Cadence הודיעו כי מעגל ה‑PHY (שכבה פיזית) ורכיב ה‑controller IP (תכנון שבבים ברישיון) עבור מפרט PCI Express ‏(PCIe) 6.0, שיוצרו בתהליך N3 של TSMC (טכנולוגיית ייצור מוליכים למחצה ברמת 3 ננומטר), השיגו הצלחה כבר במעבר הראשון בסדנת התאימות של PCI‑SIG שנערכה בסוף יולי. הסדנה הייתה האירוע הרשמי הראשון בתעשייה לבדיקות תאימות למפרט PCIe 6.0. פתרון תת‑מערכת x8 של Cadence נבדק במהירות המלאה של מפרט PCIe 6.0, 64 GT/s (64 gigatransfers לשנייה, מדד לקצב העברת נתונים). פתרון תת‑המערכת המלא של Cadence, הכולל הן את ה‑PHY והן את ה‑controller, עבר בהצלחה את כל מבחני התאימות הרשמיים למפרט PCIe 6.0, וכעת מופיע ב‑Integrators List של PCI‑SIG (המרשם הרשמי של מוצרים העומדים בתקני התאימות של PCI‑SIG).